背景
嵌入式硬件用上 RK3588 这种高速 SoC，DDR4、USB 3.0、HDMI 2.1 统统跑 Gbps 级。4 层板要控制好阻抗不容易，但做好了能为产品稳定性省不少心。
叠层设计
4 层板的标准叠层（从顶层到底层）：
L1 (Top) → Signal / 顶层微带线
L2 (GND) → 完整地平面（参考层）
L3 (PWR) → 电源平面
L4 (Bottom) → Signal / 内层带状线
阻抗目标值
| 信号类型 | 阻抗要求 | 走线层 |
|---|---|---|
| DDR4 data | 50Ω ±10% | L1 / L4 微带 |
| DDR4 address | 50Ω ±10% | L1 / L4 微带 |
| USB 3.0 | 90Ω ±10% (差分) | L1 微带 |
| HDMI 2.1 | 100Ω ±10% (差分) | L1 微带 |
| PCIe | 85Ω ±10% (差分) | L4 带状 |
DDR 走线规范
1. 阻抗控制
DDR4 数据线 50Ω 单端，微带线结构。计算用工具（Si9000 / Polar）输入参数：
叠层: 1.2mm 4层
铜厚: 1oz (35μm)
阻焊: 0.8mil
介电: FR4 4.2 @ 1GHz
走线宽度计算结果：约 5mil（0.127mm）
2. 长度匹配
DDR4 对内组内长度匹配要求：
| 信号组 | 匹配要求 |
|---|---|
| DQS (数据选通) | 组内 ±5mil |
| DQ (数据) | 组内 ±10mil |
| ADDR (地址) | 组内 ±20mil |
| CLK (时钟) | 差分对内 ±2mil |
3. 走线间距
- 线到线间距：至少 3W（W = 线宽）
- 走线层到参考层：尽量近（减少阻抗偏差）
- 远离电源走线和平面缺口
USB 3.0 差分走线
90Ω 差分阻抗，微带线。关键点：
线宽/线距: ~4mil / ~4mil（凑成 90Ω）
差分对内: ±2mil
到参考层: 4mil（保持阻抗连续）
避免 90° 转角，用斜角或弧角
HDMI 2.1 差分走线
100Ω 差分，TMDS 速率 12Gbps，需要：
- 阻抗控制 ±8%
- 长距离走线加包地（guard trace）
- 跨平面过孔前后各加滤波电容
过孔处理
高速信号过孔会引入寄生电容和电感，解决方案：
1. 用非对称狗骨式过孔（dog-bone）减少 Stub
2. 高速信号层到参考层就近打地孔（via stitch）
3. 过孔周围加接地围栏（via guard ring）
4. 避免信号跨越电源平面分割
仿真与实测
光靠计算不够，PCB 发出去前最好做阻抗仿真：
- SI9000 — 计算走线宽度/间距
- ADS Momentum — 整板电磁仿真
- TDR 测试 — 板子回来后用时域反射仪测阻抗连续性
常见踩坑
- 参考层割裂 — 信号跨层时参考面不连续导致阻抗突变
- 过孔 Stub — 长 Stub 在 GHz 级产生谐振，用背钻解决
- 耦合不足 — 差分对间距过大导致奇模阻抗偏高
- 层压不均 — 不同位置介电常数差异导致全场阻抗漂移